Home  Noticias Intel revela detalles de las plataformas de cómputo de alto desempeño de próxima generación
30 nov 11.- Intel dio a conocer detalles sobre las plataformas de próxima generación basadas en Intel Xeon e Intel Many Integrated Core (Intel MIC) diseñadas para el cómputo de alto desempeño (HPC, “High Performance Computing”).
 Rajeeb Hazra, director general de Technical Computing del Intel Datacenter and Connected Systems Group, dijo que los procesadores de la familia Intel Xeon E5 serán los primeros compatibles con la integración completa de la especificación PCI Express 3.0. Se estima que PCIe 3.0 duplica el ancho de banda de interconexión en comparación con la especificación PCIe 2.0, al tiempo que permite un menor consumo energético y una mayor densidad de implementaciones de servidor. Los nuevos controladores de tela aprovechan la especificación PCI Express 3.0 y permitirán una “escalada” más eficiente del desempeño y la transferencia de datos con el número creciente de nodos en las supercomputadoras de alto desempeño.
Las pruebas tempranas de referencia de desempeño revelaron que el Intel Xeon E5 ofrece hasta 2.1 veces más desempeño en FLOPS brutos (operaciones de punto flotante por segundo, medidas por Linpack) y hasta un 70% más de desempeño usando cargas de trabajo de HPC reales en comparación con la generación anterior de procesadores Intel Xeon de la serie 5600.
Intel comenzó a distribuir la familia de procesadores Intel Xeon E5 a un pequeño número de clientes que utilizan el cómputo en la nube y HPC en septiembre de 2011, con una amplia disponibilidad prevista en el primer semestre de 2012. Intel está dando seguimiento a más de 400 diseños para la familia de procesadores Intel Xeon E5, casi el doble de la cantidad en el momento del lanzamiento de la generación Xeon 5500/5600. La demanda de unidades de producción inicial es aproximadamente 20 veces mayor que para las generaciones anteriores de los procesadores de la serie Intel® Xeon® 5500 o 5600.
Intel también dio detalles sobre su línea, muy expandida, de placas de servidor y chasis, incluyendo los productos específicamente optimizados para HPC, que estarán listos para la compatibilidad con el primer co-procesador de Teraflops Intel Many Integrated Core.
La primera presentación del primer silicio del co-procesador “Knights Corner” de Intel demostró que la arquitectura es capaz de entregar un desempeño de más de 1 TFLOPS de punto flotante de doble precisión (medida por la matriz de referencia de multiplicación Double-precision, General Matrix-Matrix - DGEMM *). Esta fue la primera demostración de un solo chip de procesamiento capaz de alcanzar tal nivel de desempeño.
"Intel mostró por primera vez una supercomputadora Teraflop utilizando 9,680 procesadores Intel® Pentium® Pro en 1997, como parte del sistema ASCI Red de Sandy Lab”. "Contar con este desempeño ahora en un solo chip basado en la arquitectura Intel MIC es un hito que quedará grabado, una vez más, en la historia del HPC", dijo Hazra.
“Knights Corner”, el primer producto comercial de la arquitectura Intel MIC, se fabricará utilizando el más reciente proceso de transistores 3-D Tri-Gate de 22 nm de Intel, y contará con más de 50 núcleos. Cuando estén disponibles, los productos Intel MIC ofrecerán tanto un alto desempeño de una arquitectura diseñada específicamente para procesar cargas de trabajo altamente paralelas como compatibilidad con el modelo actual de programación y herramientas de x86.
Hazra señaló que el co-procesador “Knights Corner” es muy singular, ya que, a diferencia de los aceleradores tradicionales, es totalmente accesible y programable como nodo HPC de cómputo, visible para las aplicaciones como si fuera un equipo que contase con su propio sistema operativo basado en Linux*, independientemente del sistema operativo host.
Uno de los beneficios de la arquitectura Intel MIC es la capacidad de ejecutar aplicaciones existentes sin necesidad de portar el código a un entorno de programación. Esto les permitirá a los científicos utilizar tanto la CPU como el desempeño del co-procesador de manera simultánea a las actuales aplicaciones basadas en x86, con espectacular ahorro de tiempo, costo y recursos que, de otro modo, serían necesarios para reescribirlos en lenguajes propietarios alternativos.
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